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| 标题 | 说明 | 版本 | 发布日期 | 文档文件 |
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| 利用Speedcore eFPGA实现ASIC时序闭合（WP013） | Achronix的Speedcore eFPGA IP允许公司在其ASIC中嵌入可编程逻辑结构，为最终用户提供在现场部署后修改或升级ASIC功能的能力。这种灵活性极大地扩展了ASIC可以提供的解决方案空间，因为它可以更新以支持不断变化的标准和算法。由于eFPGA结构在设备操作过程中可以承载任意数量的设计，因此定时闭合尤其具有挑战性。这些设计中的每一个都必须与ASIC的其余部分独立工作，只有当针对eFPGA结构的所有可能设计都能满足时序要求时，才能说满足了时序闭合。 |
1.1 | 下载 | |
| Achronix Speedster®7t FPGA（WP999）的人工智能基准测试 | 具有自回归关键路径或递归的机器学习网络的部署通常对AI加速器硬件的利用率很低。这种网络，就像自动语音识别（ASR）中使用的网络一样，必须以低延迟和确定性尾部延迟运行，以实现大规模实时应用。在这篇论文中，Myrtle.ai的团队提出了一种推理引擎的覆盖架构，然后在真人百家乐上实现。该团队进一步强调了人工智能优化的Speedster7t架构在低延迟、实时应用中的优势。 |
1.0 | 下载 | |
| 基于FPGA技术的5G高级和6G演进（WP031） | 5G、5G Advanced和6G带来了许多技术和商业挑战，如果要真正实现这种新蜂窝技术的承诺优势，就需要应对这些挑战。这一领域的任何解决方案都必须应对不断发展的规范——FPGA和eFPGA IP技术对于这些下一代网络技术的成功部署至关重要。 |
1.0 | 下载 | |
| 软件定义硬件是高性能数据加速的关键（WP019） | 在众多行业中，数据加速是构建高效智能系统的关键。许多加速器技术似乎填补了基于定制硅、图形处理器或动态可重构硬件的空白，但它们成功的关键是能够集成到高吞吐量、低延迟和易于开发的环境中。Achronix和BittWare联合开发的板级平台已针对这些应用程序进行了优化，为开发人员提供了快速部署高通量数据加速的途径。 |
1.3 | 下载 | |
| Achronix集成2D NoC支持高带宽设计（WP028） | 旨在解决现代算法加速工作负载的设备必须能够在高速接口之间和整个设备中高效地移动高带宽数据流。Achronix Speedster®7t FPGA可以通过集成的新型高度创新的二维片上网络（2D NoC）处理这些高带宽数据流。本白皮书讨论了实现2D NoC的两种方法，并给出了一个示例设计，以展示与软2D NoC实现相比，Achronix 2D NoC如何提高性能、减少面积和缩短设计时间。 |
1.1 | 下载 |
| 标题 | 说明 | 版本 | 发布日期 | 文档文件 |
|---|---|---|---|---|
| Speedster 7t 7t1500引脚表 | FBGA2597封装中Speedster7t AC7t1500的引脚表（Excel格式）。 |
2.1 | 下载 | |
| 真人百家乐数据表（DS015） | Achronix 7nm 真人百家乐系列是专门为数据中心工作负载和网络基础设施等要求苛刻的应用提供极高性能而设计的。与这些高性能应用程序相关的处理任务，特别是与人工智能和机器学习（AI/ML）以及高速网络相关的任务，代表了数据中心中一些最苛刻的处理工作负载。 | 1.10 | 下载 | |
| Speedcore eFPGA数据表（DS012） | Achronix Speedcore嵌入式FPGA（eFPGA）IP包括查找表、存储器和DSP块。这些块中的每一个都被设计为模块化的，以允许定义自定义终端系统所需的任何资源组合。 |
2.1 | 下载 |
| 标题 | 说明 | 版本 | 发布日期 | 文档文件 |
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| 使用ACE加密源文件（AN008） | 设计人员需要一种方法来保护他们的源IP，这通常是通过加密的RTL来实现的。使用ACE和Synplify Pro的Achronix工具流支持使用加密IP来保护IP的全部或部分RTL。 |
1.1 | 下载 | |
| 真人百家乐的PCIe枚举（AN027） | 本应用说明提供了从具有PCIe接口的非枚举设备和已枚举设备获得枚举的步骤。 |
1.1 | 下载 | |
| 迁移到Achronix FPGA技术（AN023） | 许多过渡到Achronix FPGA技术的用户熟悉其他供应商的现有FPGA解决方案。虽然Achronix技术和工具与现有的FPGA技术和工具相似，但也有一些差异。了解这些差异对于实现最佳性能和结果质量（QoR）是必要的。 |
1.1 | 下载 | |
| Speedcore eFPGA编码指南（AN003） | 本应用说明详细介绍了某些特定的设计元素，这些元素在某些编码构造和约束下可以提高时序性能或降低资源利用率。 |
2.1 | 编码_指南_速度核心_eFPGA_AN003.pdf | |
| Speedster FPGA（AN025）的运行时编程 | 本应用说明演示了在用户模式下更改Speedster FPGA的I/O环配置寄存器。 |
1.0 | 下载 |
| 标题 | 说明 | 版本 | 发布日期 | 文档文件 |
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| 真人百家乐产品简介（PB033） | Achronix Speedster®7t系列是一种革命性的FPGA架构，经过高度优化，可满足AI/ML和高带宽数据加速应用日益增长的需求。真人百家乐系列专为这些高带宽工作负载而设计，具有革命性的新型2D片上网络（NoC）和高密度AI/ML优化机器学习处理器阵列（MLP）。Speedster7t系列将FPGA可编程性与ASIC路由结构和计算引擎相结合，创造了一种新的“FPGA+”技术。 |
2.1 | 下载 | |
| 适用于Achronix FPGA的Bluespec RISC-V软处理器（PB038） | Bluespec，股份有限公司提供了一系列RISC-V处理器，作为软-IP提供，用于Acronix Speedster®7t FPGA。 |
1.0 | 下载 | |
| Speedcore eFPGA产品简介（PB028） | Speedcore IP是嵌入式FPGA（eFPGA），可以集成到ASIC或SoC中。客户指定他们的逻辑、RAM和DSP资源需求，然后Achronix配置Speedcore IP以满足他们的个性化需求。 |
2.0 | 下载 | |
| 加速网络基础设施代码产品简介（PB037） | Achronix加速网络基础架构代码（ANIC）是一套针对Speedster®7t FPGA和VectorPath®加速卡优化的SmartNIC IP模块，为应用程序加速提供高性能网络。 |
1.0 | 下载 | |
| 数据中心实时ASR加速器（PB036） | 用于数据中心的实时自动语音识别（ASR）加速器，具有行业领先的WER、并发实时流和最低延迟，所有这些都在单个VectorPath加速器卡上运行。 |
1.1 | 下载 |
| 标题 | 说明 | 版本 | 发布日期 | 文档文件 |
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| Speedster7t GDDR6用户指南（UG091） | 真人百家乐系列提供多个GDDR6子系统，可充分利用这些接口的高带宽效率。本指南提供了在自定义设计中实现GDDR6 IP的详细信息。 |
3.1 | 下载 | |
| 仿真用户指南（UG072） | Achronix工具套件包括将RTL设计（VHDL或Verilog）映射到Achronix设备的合成和布局布线软件。除了综合和布局布线功能外，Achronix软件工具流还支持多个流程步骤（RTL、综合网表和后布局和布线网表）的模拟。本指南涵盖了Achronix设备的仿真流程。 |
1.7 | 下载 | |
| 综合用户指南（UG018） | 本用户指南介绍了如何使用Synopsys的Synplify Pro来合成设计并生成网表，以便在Achronix设备中实现。还包括建议的优化技术。 |
2.1 | 下载 | |
| ACE用户指南（UG070） | 本指南是ACE的参考手册，用于放置、布线、配置和调试Speedcore eFPGA和Speedster FPGA。ACE与第三方合成和仿真工具协同工作，为Achronix FPGA提供完整的设计环境。 |
10.1 | 下载 | |
| ACE安装和许可指南（UG002） | 本指南涵盖了Windows和Linux操作软件下ACE软件的软件安装和许可。 |
2.13 | 下载 |