集成Speedcore eFPGA IP

虽然Speedcore设计和集成方法非常灵活，可以适应SoC/ASIC开发流程的重大变化，但如果遵循一些一般原则和指导方针，将使开发和集成工作更简单、更顺畅、更高效：

  • Speedcore eFPGA要求必须在ASIC开发过程的早期确定，包括目标设计所需的Speedcore可编程逻辑块的组合、所需Speedcore eFPGA的物理尺寸和目标工艺技术的金属堆叠。尽早定义这些方面将简化Speedcore集成工作，因为它将允许快速有效地制定ASIC设计细节，如硬连线ASIC电路和Speedcore I/O边界之间的接口、金属堆栈中的布线、电源管理和ASIC电路块布局。
  • ASIC设计通常在1 GHz以上运行，而FPGA设计通常在300 MHz至500 MHz之间运行。因此，Speedcore eFPGA中的功能通常需要在单独的时钟域上运行，并需要跨时钟域的接口电路。重要的是尽早定义主机ASIC和Speedcore实例之间的接口，并验证该实现是否满足ASIC和Speedcore实例的性能，一旦ASIC完成，将针对Speedcore实例进行实际或示例设计。

考虑到上述情况，设计和集成方法的快速总结如下：

  1. 运行基准测试： Speedcore实现最重要的决定是确定应用程序需要多少可编程资源（LUT、嵌入式存储器、DSP块等）。确定最佳资源计数的最佳方法是使用稍后将托管在最终Speedcore实例中的典型设计，通过Achronix CAD环境（ACE）设计工具运行基准测试。这些设计应包括在主机ASIC和Speedcore实例之间传输数据所需的任何接口功能。
  2. 调整Speedcore实例的大小： 基于基准测试结果、主ASIC的工艺技术和金属堆叠，Achronix可以为Speedcore实例提供最终的芯片尺寸和纵横比。Speedcore IP是一种完全模块化的架构，可以从小于10000个LUT的小型实现扩展到超过100万个LUT的大型实现。在确定正确的纵横比方面也有很大的灵活性。
  3. 确定业务条款： Achronix有一份许可Speedcore IP的标准合同和一份规范模板，供客户定义操作条件、物理尺寸、资源计数、配置模式和功能、引脚计数和接口细节、时钟、尺寸、性能、功率、测试细节和质量规范的要求。此合约构成了定义Speedcore实现的完整框架。
  4. Speedcore开发： 在Speedcore实例的开发过程中，Achronix的交付分为三个阶段。第一阶段包括初步的物理引脚信息和时序。下一阶段包括Speedcore实例的所有可交付成果以及初步时间安排。最终交付包括Speedcore实例的所有可交付成果以及最终时间。每个交付阶段都包含一个ACE版本。
  5. DFT： 在交付Speedcore IP后不久，Achronix就交付了DFT仿真和ATE矢量文件进行测试。Achronix将与客户或制造商的ATE工程师合作，确保所有ATE矢量成功移植，所有测试通过，从而确保顺利过渡到生产流程。

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