自几十年前首次引入FPGA以来，每种新架构都继续采用逐位路由结构。虽然这种方法已经取得了成功，但高速通信标准的兴起需要不断增加的片上总线宽度来支持这些新的数据速率。Achronix的解决方案是在其新的真人百家乐系列的传统分段FPGA路由结构之上创建一个革命性的2D高速片上网络（NoC）。

从5G网络边缘延伸到数据中心内交换机的通信和网络系统对硅支持所需计算和数据传输速率的能力施加了极大的压力。传统上，可编程逻辑为这些系统提供了灵活性和速度的最佳组合，但近年来速度的提高对其提出了挑战。Speedster7t架构通过包含一个创新的多级片上网络，允许数据在设备周围轻松流式传输，而不会影响FPGA结构，确保所有设备资源得到充分利用。

智能服务器适配器或SmartNIC通过从服务器CPU卸载网络处理工作负载和任务来提高云和私有数据中心的服务器性能。将网络处理卸载到SmartNIC并不是一个新概念——例如，有些NIC可以卸载一些网络处理功能，如校验和计算和分段。然而，由软件定义网络（SDN）、开放式虚拟交换机（OVS）和网络功能虚拟化（NFV）驱动的数据中心网络流量的快速爆炸需要一种具有更大卸载能力的新型NIC：SmartNIC。

在众多行业中，数据加速是构建高效智能系统的关键。许多加速器技术似乎填补了基于定制硅、图形处理器或动态可重构硬件的空白，但它们成功的关键是能够集成到高吞吐量、低延迟和易于开发的环境中。Achronix和BittWare联合开发的板级平台已针对这些应用程序进行了优化，为开发人员提供了快速部署高通量数据加速的途径。

FBGA2597封装中Speedster7t AC7t1500的引脚表（Excel格式）。

本文档解释了真人百家乐中不同时钟网络的架构，并提供了如何使用时钟的信息。

Achronix Speedster®7t系列是一种革命性的FPGA架构，经过高度优化，可满足AI/ML和高带宽数据加速应用日益增长的需求。真人百家乐系列专为这些高带宽工作负载而设计，具有革命性的新型2D片上网络（NoC）和高密度AI/ML优化机器学习处理器阵列（MLP）。Speedster7t系列将FPGA可编程性与ASIC路由结构和计算引擎相结合，创造了一种新的“FPGA+”技术。

真人百家乐系列提供多个GDDR6子系统，可充分利用这些接口的高带宽效率。本指南提供了在自定义设计中实现GDDR6 IP的详细信息。

机器学习处理器块（MLP）是一个最多32个乘法器的数组，后面是加法器树、累加器和舍入/饱和/归一化块。MLP还包括两个存储块，BRAM72k和LRAM2k，可以单独使用或与乘法器阵列结合使用。可用乘法器的数量随着每个操作数的位宽和输入数据的总宽度而变化。当MLP与BRAM72k结合使用时，MLP块的数据输入量会随着可用乘法器的数量而增加。 

本文档介绍了Speedster7t 7t1500设备所需的不同电源以及每种电源的电压容限水平。还包括每个电源轨的连接指南以及板级电源网络共享方案的建议。