Speedcore嵌入式FPGA IP

Achronix的Speedcore eFPGA IP允许公司在其ASIC中嵌入可编程逻辑结构，为最终用户提供在现场部署后修改或升级ASIC功能的能力。这种灵活性极大地扩展了ASIC可以提供的解决方案空间，因为它可以更新以支持不断变化的标准和算法。由于eFPGA结构在设备操作过程中可以承载任意数量的设计，因此定时闭合尤其具有挑战性。这些设计中的每一个都必须与ASIC的其余部分独立工作，只有当针对eFPGA结构的所有可能设计都能满足时序要求时，才能说满足了时序闭合。

Speedcore IP是嵌入式FPGA（eFPGA），可以集成到ASIC或SoC中。客户指定他们的逻辑、RAM和DSP资源需求，然后Achronix配置Speedcore IP以满足他们的个性化需求。

智能服务器适配器或SmartNIC通过从服务器CPU卸载网络处理工作负载和任务来提高云和私有数据中心的服务器性能。将网络处理卸载到SmartNIC并不是一个新概念——例如，有些NIC可以卸载一些网络处理功能，如校验和计算和分段。然而，由软件定义网络（SDN）、开放式虚拟交换机（OVS）和网络功能虚拟化（NFV）驱动的数据中心网络流量的快速爆炸需要一种具有更大卸载能力的新型NIC：SmartNIC。

Monero等新的加密货币引入了ASIC电阻和内存硬度，以防止ASIC的构建，使一些运营商比其他无法使用相同技术的运营商具有竞争性的挖矿优势。本白皮书讨论了相关背景，并提出了一种基于Achronix Speedcore™嵌入式FPGA（eFPGA）的解决方案，使用户能够重新获得比竞争解决方案更有利可图的优势。

在未来先进的全自动驾驶汽车中，数十甚至数百个分布式CPU和众多其他处理元件的存在是有保证的。外围传感器融合和其他处理任务可以由ASIC、SoC或传统FPGA完成。但是，嵌入式FPGA块的引入，如Achronix的Speedcore eFPGA IP，在更短的延迟、更高的安全性、更大的带宽和更好的可靠性方面提供了许多系统设计优势，这在使用CPU、GPU甚至独立FPGA时根本不可能实现。

人工智能需要数据路径性能、内存延迟和吞吐量之间的谨慎平衡，这需要一种基于将尽可能多的功能拉入ASIC或SoC的方法。但是，单芯片设备需要可塑性，才能处理机器学习项目中不可避免的结构变化。添加eFPGA技术提供了市场所需的灵活性和对自定义逻辑的支持。Achronix不仅提供了AI就绪的eFPGA解决方案所需的构建块，还提供了一个支持从设计到调试和测试最终应用程序的框架。只有Achronix Speedcore IP具备支持新一代实时自学习系统的高级AI功能组合。

Achronix Speedcore™eFPGA IP可以集成在SoC中，用于高性能、计算密集型和实时处理应用，如人工智能、汽车传感器融合、网络加速和无线5G。Speedcore eFPGA IP是SoC开发人员的游戏规则改变者，使他们能够通过在ASIC中包含FPGA技术来增加产品的灵活性。对于SoC开发，公司指定最能满足其需求的查找表（LUT）逻辑、嵌入式存储块和DSP块的数量和组合。除了这些功能，Achronix现在还为公司提供了定义自定义块功能的能力，这些功能针对其应用进行了优化，也可以包含在eFPGA结构中。Speedcore定制模块提高了芯片面积效率，提高了性能，降低了功耗。

零阶段是Speedcore设计的开始，如何开始很重要。从技术角度来看，您需要探索将ASIC与Speedcore实例一起部署的可能性，该实例具有非常适合您当前和未来编程配置的资源组合，从而最大限度地发挥优势。Achronix将在这条道路上帮助您，在使用工具、基准设计和处理优化问题方面提供支持、培训和反馈。

Speedcore设计和集成方法的定义充分考虑了ASIC工程团队必须应对的困难。ASIC开发团队可以使用ACE设计工具的产品或真人百家乐提供的交付成果，获取用户定义和编程的Speedcore实例的功能、时序和电源特性所需的所有文件和流程，以及成功重新配置已在现场部署的嵌入ASIC中的Speedcore IP的支持。这种方法已经在硅中得到了验证，并且很容易适应公司特定ASIC开发方法的变化和偏好。

当前关于半导体行业未来的公开辩论已转向对越来越多的技术选择的讨论，这些技术侧重于新的系统架构，以及通过电路、器件和封装设计中的新概念更好地利用可用硅。嵌入式FPGA的出现，事实上，不仅在微电子历史的这个时刻是必不可少的，而且是不可避免的。为了理解这一点，有必要回顾一下FPGA技术的历史。