Achronix工具套件

Speedcore设计和集成方法的定义充分考虑了ASIC工程团队必须应对的困难。ASIC开发团队可以使用ACE设计工具的产品或真人百家乐提供的交付成果，获取用户定义和编程的Speedcore实例的功能、时序和电源特性所需的所有文件和流程，以及成功重新配置已在现场部署的嵌入ASIC中的Speedcore IP的支持。这种方法已经在硅中得到了验证，并且很容易适应公司特定ASIC开发方法的变化和偏好。

Achronix工具套件与行业标准的合成工具协同工作，使FPGA设计人员（无论是独立的还是嵌入式的）能够轻松地将他们的设计映射到Achronix FPGA技术中。真人百家乐提供ACE以及Synopsys的Synplify Pro的Achronix优化版本，Synopsys是生产高性能和高成本效益FPGA设计的行业标准。

Snapshot是Achronix FPGA和内核的实时设计调试工具。本指南使用简单的参考设计详细介绍了快照功能的设置和操作。

Achronix的Speedcore eFPGA IP允许公司在其ASIC中嵌入可编程逻辑结构，为最终用户提供在现场部署后修改或升级ASIC功能的能力。这种灵活性极大地扩展了ASIC可以提供的解决方案空间，因为它可以更新以支持不断变化的标准和算法。由于eFPGA结构在设备操作过程中可以承载任意数量的设计，因此定时闭合尤其具有挑战性。这些设计中的每一个都必须与ASIC的其余部分独立工作，只有当针对eFPGA结构的所有可能设计都能满足时序要求时，才能说满足了时序闭合。

本指南是ACE的参考手册，用于放置、布线、配置和调试Speedcore eFPGA和Speedster FPGA。ACE与第三方合成和仿真工具协同工作，为Achronix FPGA提供完整的设计环境。

本用户指南介绍了如何使用Synopsys的Synplify Pro来合成设计并生成网表，以便在Achronix设备中实现。还包括建议的优化技术。

Achronix工具套件包括将RTL设计（VHDL或Verilog）映射到Achronix设备的合成和布局布线软件。除了综合和布局布线功能外，Achronix软件工具流还支持多个流程步骤（RTL、综合网表和后布局和布线网表）的模拟。本指南涵盖了Achronix设备的仿真流程。